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ALTERA 2C5 CYCLONE-II FPGA實驗箱
該設備以ALTERA CYCLONE-II FPGA為主處理器，配以存儲器、ADC/DAC、RS232/RS422/I C/SPI/PS2等串行通信總線、LCD/LED/數碼管/VGA接口等顯示設備以及音頻/蜂鳴器/日歷/溫度/紅外等電路。
同時，設備配備了EMOD擴展接口，增加了實驗的多樣性與創新性。
上海皮賽電子有限公司
2021-02-01
ALTERA 2C5 CYCLONE-II FPGA學習板
EMOD擴展模塊是由上海皮賽電子有限公司設計、生產的一系低速外圍應用電路模塊。
上海皮賽電子有限公司
2021-02-01
ALTERA 5CEFA2 CYCLONE-V FPGA實驗箱
該設備以ALTERA CYCLONE-V FPGA為主處理器，配以存儲器、ADC/DAC、RS232/RS422/I C/SPI/PS2等串行通信總線、LCD/LED/點陣管/數碼管/VGA接口等顯示設備以及音頻/蜂鳴器/日歷/溫度/紅外等電路。同時，設備配備了EMOD擴展接口，增加了實驗的多樣性與創新性。
上海皮賽電子有限公司
2021-02-01
XILINX 6SLX25 SPARTAN-6 FPGA實驗箱
XILINX 6SLX25 SPARTAN-6 FPGA教學實驗箱以XILINX SPARTAN-6 FPGA為主處理器，配以存儲器、ADC/DAC、RS232/RS422/I C/SPI/PS2等串行通信總線、LCD/LED/點陣管/數碼管/VGA接口等顯示設備以及音頻/蜂鳴器/日歷/溫度/紅外等電路。同時，設備配備了EMOD擴展接口，增加了實驗的多樣性與創新性。
上海皮賽電子有限公司
2021-02-01
多鐵BiFeO3薄膜反鐵磁序應變調控機制
BiFeO3薄膜反鐵磁序的研究是理解磁電耦合效應和實現電場控制磁性的前提，然而觀測反鐵磁結構實驗手段有限，薄膜中多個鐵彈疇的存在進一步使其分析更為困難。因此，BiFeO3薄膜反鐵磁結構及其應變調控的物理機制一直還存在爭議。 研究發現應變可大幅度調控反鐵磁磁矩朝向，且在大的拉應變作用下反鐵磁磁矩朝向與鐵電極化的垂直關系被打破，結合第一性原理揭示應變對反鐵磁序的調控是由Dzyaloshinskii-Moriya（DM）相互作用和單離子各向異性間相互競爭導致；該工作打破了之前一般認為的Bi
哈爾濱工業大學
2021-04-14
一種基于正負序快速識別的動態鎖相同步方法
本發明公開了一種基于正負序快速識別的動態鎖相同步方法， 包括下述步驟：獲得三相交流電壓的離散瞬時值；將離散瞬時值進行 Clark 變換，得到兩相α-β靜止坐標系下的電壓空間矢量；根據最近 3 次電壓空間矢量獲得相鄰兩次采樣的電角度差；根據電角度差和最近 3 次電壓空間矢量獲得正序分量的識別相位和負序分量的識別相位； 對正序分量的識別相位和負序分量的識別相位分別進行鎖相處理，獲 得正、負序分量的鎖相相位；獲得正序分量的鎖相相位與識別相位之 間的第一誤差，以及負序分量的鎖相相位與識別相位之間的第二誤差；
華中科技大學
2021-04-14
一種污染土壤的序批式修復方法及裝置
項目簡介 本成果是一種污染土壤的序批式修復方法及裝置,屬于污染土壤修復技術領域。裝222 置包括電化學修復池、管式混合器、修復電極、卡槽、陰極區控制閥、陽極區控制閥和 穿孔管。將污染土壤置于修復池內，調整體系的電化學參數，土壤中的污染物在電場作 用下遷移到電極處，并通過氧化還原反應去除，運行結束后，可進行下一輪的土壤修復 工作。該成果操作方便、結構簡單、運行穩定高效。 性能指標 （1）運行穩定高效，通過電場遷移和氧化還原作用可以有效去除污染物，通過控
江蘇大學
2021-04-14
基于 FPGA 和多核 DSP 的圖像傳輸及處理系統
本發明公開了一種基于 FPGA 和多核 DSP 的圖像傳輸及處理系統，包括 PC、PCI 橋、雙通道切換開關、FPGA、多核 DSP、晶振、電源以及兩存儲器；PC 通過 PCI 橋連接 FPGA，FPGA 連接雙通道切換開關，雙通道切換開關連接兩存儲器和 DSP，DSP 通過 HPI 接口連接 FPGA，電源分別連決 FPGA 和 DSP；PC 將圖像數據通過 PCI 橋傳送到 FPGA，FPGA 對圖像數據進行 FIFO 緩存。本發明通過乒乓的方式將連續圖像數據在兩存儲器之間輪番交替存儲并交替送至
華中科技大學
2021-04-14
一種基于 FPGA 實現光纖高速實時通信的裝置
本發明公開了一種基于 FPGA 實現光纖高速實時通信的裝置， 包括應用層、傳輸層和物理層，傳輸層包括由發送端和接收端構成的 FPGA 內核控制模塊，發送端包括接收并緩存應用層數據的第一存儲模塊、根據應用層同步周期完成數據成幀發送的發送端控制器和對數 據編碼并發送至物理層的編碼模塊;接收端包括從物理層接收數據并 解碼的解碼模塊、完成數據解幀接收并將從物理層接收的 10 位串行數 據流中恢復出的時鐘作為接收端工作時鐘，通過同步字符中間對齊方 式
華中科技大學
2021-04-14
一種基于 FPGA 的多功能電子鐘系統
本實用新型涉及了一種電子鐘系統，尤其是涉及一種基于 FPGA 的多功能電子鐘系統。該系統以 FPGA 為平臺進行電路的設計與實施，實施電路主要包含了數字鐘、LCD 顯示、音頻、鬧鐘、整點報時、 校準模塊。設計實現了電子鐘的秒、分、時、周、日、月、年、節日的計數顯示，校準功能，鬧鐘功能， 整點報時功能且可根據白天和夜晚改變音量，白天音量較高，提醒明顯，晚上音量較低，避免打擾休息， 功能豐富，人性化，便利了人們的生活。
武漢大學
2021-04-14